新人求助~~关于时钟上升沿取值问题

VAEEE · 发表于 2020-3-30 10:49:19

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新人求助，数字小白求大佬解答一个疑惑

就是，在时钟上升沿时，输入数据同时也达到了上升沿，那么根据Q<= D阻塞赋值，应该是取输入数据再跳变之前的值(0)还是取跳变后的值（1）传递给输出呢？？

harry_hust · 发表于 2020-3-30 11:09:19

如果真是两个边沿同时到，那setup不会满足要求，寄存器会处于亚稳态，输出值不定。

CC1991 · 发表于 2020-3-30 14:27:06

跳变前。。。

jasper0608 · 发表于 2020-3-30 15:57:03

如果有 Setup/Hold time violation 的話是 Unknown, 沒有 violation 的話會是跳變前的值。

VAEEE · 发表于 2020-3-31 11:50:28

CC1991 发表于 2020-3-30 14:27
跳变前。。。

这就很奇怪了，我的D触发器显示的似乎一直是以跳变后为准

VAEEE · 发表于 2020-3-31 11:52:09

harry_hust 发表于 2020-3-30 11:09
如果真是两个边沿同时到，那setup不会满足要求，寄存器会处于亚稳态，输出值不定。 ...

貌似我用modelsim仿真的一直是以跳变后的值为准？？

VAEEE · 发表于 2020-3-31 11:52:57

jasper0608 发表于 2020-3-30 15:57
如果有 Setup/Hold time violation 的話是 Unknown, 沒有 violation 的話會是跳變前的值。
...

怎么看有没有violation呢？我用modelsim前仿的。

harry_hust · 发表于 2020-3-31 17:58:32

RTL仿真不看setup这些问题，主要是看仿真事件的先后顺序来的（如果同时发生，就看仿真器执行顺序来了），这个有时候不准确，需要自己加#delay来避免同沿儿的情况.

viviy · 发表于 2020-4-1 21:20:48

这个问题，我也纠结过，后来发现：
看你的采样信号，采取的信号如果是wire的，仿真器一般就直接采的值是变化后的。如果是reg的，采的是变化前。

但是，这种其实我觉得并不完全正确。因为寄存器采样，时钟采的是稳定值（变化前的），应该与被踩的信号类型无关
还是自己加一个延迟比较安全。

jasper0608 · 发表于 2020-4-7 14:35:25

RTL 與 TestBench 貼出來看看

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