求助关于AMS的混仿问题

cl378454434 · 发表于 2020-2-12 20:07:06

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各位大神好，最近本人有一个ANALOG TOP 电路，这个ANALOG TOP电路里面包含了一个小的digital模块，现在我有一个去掉了digital模块的ANALOG TOP电路的后仿网表，我想用这个网表和digital的verilog进行ams混仿，怎么也跑不起来，具体该怎么操作？求大家指教啊~

cl378454434 · 发表于 2020-2-12 20:11:38

求大家帮帮忙啊

cl378454434 · 发表于 2020-2-12 20:16:03

说白了就是ANALOG TOP的后仿网表包含一个digital模块的verlilog来进行AMS混仿，这个怎么弄啊？

amodaman · 发表于 2020-2-12 21:29:50

cl378454434 发表于 2020-2-12 20:16
说白了就是ANALOG TOP的后仿网表包含一个digital模块的verlilog来进行AMS混仿，这个怎么弄啊？ ...

如果是旧版的软件，可以用SpectreVerilog来仿真。如果是新版的软件，可以用AMS来仿真。

david_reg · 发表于 2020-2-13 08:41:37

对于AMS simulator, 可以在hierarchy config view用对于一个电路cell的view选择来自文件，则可以自动生产包含该cell文件的网表，这样在只有网表而没有电路图时也可以仿真，比如后仿真；
具体帮助文档在Virtuoso Hierarchy Editor User Guide 中搜索Using Text Files in Your Configuration

cl378454434 · 发表于 2020-2-13 11:00:06

david_reg 发表于 2020-2-13 08:41
对于AMS simulator, 可以在hierarchy config view用对于一个电路cell的view选择来自文件，则可以自动生产包 ...

谢谢，用网表仿真这个容易，我的问题是怎么让这个后仿网标包含verlilog？

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