VHDL和SV混仿通不过

mcm908911

请教各位老哥，遇到下面的问题，不知道怎么搞了：
这是VCS的版本：
/tools/Synopsys/vcs-mx_vO-2018.09/bin/vcs

我是这么写命令的：
-vhdlan /proj/vhdl/rtl/v_pkg.vhd



但是报如下错误
Error-[SE] Syntax error
  Following verilog source has syntax error :
  "/proj/vhdl/rtl/v_pkg.vhd",
  1: token is '--'
  --////////////////////////////////////////////////////////////////////////////


有几个疑问：
1.这个版本支持VHDL混仿吗
2.命令我用对了吗
3.错误是VHDL中的注释在文件开头，所以直接报错了。我想是还没有支持VHDL，是不是我的命令没生效，

puxiancheng

mx版本是支持混合仿真的。vhdl用法不懂

gaurson

加个-sv呢？

alhoceima111

jhgjhgjhg