有没有老哥用过vcsmx混合仿真vhdl+verilog啊，遇到了一点问题

小蒙同学 · 发表于 2019-10-30 13:57:59

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

有没有老哥用过vcsmx混合仿真vhdl+verilog的，有一个synopsys_sim.setup文件是需要建立到仿真目录下然后设置查询路径和库映射的，这两步我都做了，但是第一步analysis vhdl文件的时候老是报错找不到自己定义的库中一个包，这是怎么回事啊

猫猫猫 · 发表于 2019-10-30 18:59:23

要在Makefile中用vlogan编译这个库才能跑
vhdlan 库地址 -w 库的名字
此外部分vcs版本不支持，你试一下

小蒙同学 · 发表于 2019-10-31 11:04:12

猫猫猫发表于 2019-10-30 18:59
要在Makefile中用vlogan编译这个库才能跑
vhdlan 库地址 -w 库的名字
此外部分vcs版本不支持，你试一下 ...

哇老哥，实在太感谢了

好像真的可以，用vhdlan编译完之后是不是会在指定的库里生成一个vhdl.sdb的文件，难道就是这个文件起作用吗？

小蒙同学 · 发表于 2019-10-31 16:32:47

猫猫猫发表于 2019-10-30 18:59
要在Makefile中用vlogan编译这个库才能跑
vhdlan 库地址 -w 库的名字
此外部分vcs版本不支持，你试一下 ...

老哥，我照你的方法第一步analysis做了一下没报错，如图一，但是我第二步elaboration的时候报错提示找不到mul_n这个设计模块，如图二（第一步我analysis了一个verilog tb和一个vhdl设计分别到两个库里。第二步根据文档所说只需要顶层模块所以我elaboration的是verilog 写的tb文件，里面例化了vhdl模块也就是mul_n，然后他报错提示找不到这个mul_n设计，是不是我第一步还是没成功啊。。。）