如DUT没输出，UVM如何获得DUT内部数据并比较？

american007

请教，
一般UVM的结构都是有个refer model，然后从DUT获得数据，和refer model的数据进行比较；如果DUT的设计有数据输出的话，比较容易比较，
但是如果DUT只有输入而没有输出的话，如何获得DUT内部数据结果去和refer model去比较呢 ？
留调试接口 ，或用绝对路径访问，还是发出transaction去访问DUT来获得数据？一般都是如何操作的 ？

诸葛小天

没有输出的话，发出transaction去访问DUT来获得数据 ，得不到结果的

一般是调用绝对路径检测其行为是否达到预期

american007

我看好多 资料说 使用绝对路径，好像不是一个推荐的好方法，因为是 不利于代码重用；
除了用绝对路径，还有没有其他的好办法 ？
留调试接口 这个方法怎么样 ？

weerbest

推荐designer在rtl内部加SVA检查

saipolo

并没有哪一本书说UVM的环境一定要有reference model，也并不是所有的DUT都适合用UVM搭环境（相对于投入产出来说），适合用UVM的DUT一般是包解析，其transaction或者packet有诸多域段，比如ipv6包，自定义数据包等，而那种偏向于控制的DUT一般用UVM搭环境就不太爽，“比较数据”用reference model就是脱了裤子打屁。检查内部信号可以采用spaghetti式代码，将内部信号拉出，然后写一些检查逻辑，或者用SVA/OVL编写断言检查逻辑检查内部信号。一般这些控制类的都是特殊定制，不存在所谓UVM环境复用的问题，这类DUT其实用verilog，sv就完全胜任了。用UVM一大堆组件，繁琐，又不会复用，根本就是得不偿失。

american007

感谢，刚开始学UVM，还以为UVM是万能药；

精武英雄

   

saipolo 发表于 2019-7-1 19:35
并没有哪一本书说UVM的环境一定要有reference model，也并不是所有的DUT都适合用UVM搭环境（相对于投入产出 ...

很实在，很实用的经验，学习了。

iNostory

非常同意“推荐”回答。   UVM不是万能的，一些简单的比对，直接使用sv 实时在线比对就好了