关于ESD的一些疑问

西门电工

本小白最近想学习一下全定制电路的设计，对于ESD有几个不懂的地方，想咨询一下有经验的前辈。具体问题总结如下：
1. ESD具体是在集成电路开发过程中的哪个阶段需要完成的工作？是画版图的阶段还是划片之后的封装阶段呢？

2. 模拟版图中，芯片的pad，做ESD保护的时候，是第三方供应商提供的标准单元还是由版图工程师自己设计？具体是在模拟版图的什么阶段呢？
加上ESD后需要对版图做DRC/LVS检查吗？

3. 数字版图中，芯片的pad，做ESD的时候和模拟版图处理方式一样吗？ 具体是在数字集成电路后端的哪个流程呢？

在时序分析之前还是之后呢？ 会不会对芯片的时序有影响？  尤其是input delay和input transiton。

yanpflove

您好，
1，片上ESD，在画版图阶段完成。
ESD保护可以有不同的层次，您这里指的应该是片上ESD，需要和其他部分电路一起画。
——集成电路ESD防护设计理论、方法与实践 [韩雁，董树荣著][科学出版社][2014.08][第4页]

2，
（1）ESD器件可以直接使用foundry提供的，也可以自己画。
使用foundry提供的，更可靠，因为经过验证，但是面积可能不是最优；
自己画，需要更高的技术要求，有风险，但是可以控制面积。
另外有些特殊需求的ESD，foundry可能没有提供，比如适合高频使用的，比如耐正负压的，比如高压的，就只能自己画。
（2）具体什么阶段？那需要先问一下您对模拟电路版图设计阶段的定义了。设计模块时需要考虑，顶层布局和连线时一定要完成。
（3）当然需要DRC/LVS验证，版图上的任何地方都需要DRC/LVS。违反设计规则的设计，成功率是难以保证的。

3，本质上一样，表面上的不同是常常把ESD集成到数字的IO中了，但是它的面积会大一些，有的公司不会选择foundry提供的IO库。
我对数字流程不是很了解。ESD器件在任何时间都可以画啊，放置ESD，应该是划归顶层的。
您提到了时序和delay，加入ESD确实会带来寄生电容，如果对时序要求高，应该将ESD带入时序分析。如果要求不高，可能影响不大。

happy/ed

yanpflove 发表于 2019-4-12 19:23
您好，
1，片上ESD，在画版图阶段完成。
ESD保护可以有不同的层次，您这里指的应该是片上ESD，需要和其他部 ...

您好，请问一下”ESD集成到IO里了“是指什么呢？是IO cell旁边会放ESD cell？还是说IO cell里有ESD电路？如果是后者的话，是不是只有power pad cell里才有esd电路，signal pad cell里是没有的?