求助简单verilog程序

mao2006 · 发表于 2007-9-6 22:16:22

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default:Bout=4'bX; endcase endmodule 都不好意思问了,这个程序是bcd码转为余3码的程序。可是用Modelsim怎么编译...第8行,near"=": syntax error,unexpected'=',expecting "IDENTIFIER"or'#'or'('.不明白

gnc · 发表于 2007-9-8 16:29:58

原帖由 mao2006 于 2007-9-6 22:16 发表
default:Bout=4'bX; endcase endmodule 都不好意思问了,这个程序是bcd码转为余3码的程序。可是用Modelsim怎么编译...第8行,near"=": syntax error,unexpected'=',expecting "IDENTIFIER"or ...

代码都没帖全，怎么看啊

baolin · 发表于 2007-9-8 20:19:58

一个个怎么都这么牛啊什么绝密?舍不得让人看

tashanhuizhi · 发表于 2007-9-18 00:25:33

是啊
楼主
我本来想找的

lishunfang · 发表于 2007-10-4 09:02:47

这样子，就没办法帮你的忙了，呵呵

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