vcs报错

羽蛇神

用的http://blog.chinaaet.com/weiqi7777/p/36105里的代码运行了一下vcs，结果Parsing design file 'test.v'Parsing design file 'bandrate_gen.v'
Parsing design file 'rx.v'
Parsing design file 'tx.v'
Parsing design file 'top.v'

Error-[SE] Syntax error
  Following verilog source has syntax error :
  "top.v", 45

如果这个top.v放在其他位置的话，那top.v之后的.v文件的module 之后必报错。
找了好久也没有解决方法，只好求助论坛了。

sdlyyuxi

回复 1# 羽蛇神


    你提供的网页里的顶层模块ceshi_uart的代码最后一行endmodule有笔误， 写成了Endmodule;
    另外你为啥没有把testbench 的.v 放进去呢？

xiaoyisimonguo

回复 1# 羽蛇神


   感觉top.v 应该是最后。它会用到前面compiled modules

gaurson

看看top的45行是个啥？

sdlyyuxi

回复 4# gaurson


    Endmodule, 写错啦

羽蛇神

回复 2# sdlyyuxi

你是对的。不过./simv还是Dumping VCS Annotated Stack：正在下14版。谢谢了。

haoyz

应该是endmodule写错了，再检查一下语法