VCS和vlogan的区别

yuanpin318

xiangeryong333 发表于 2021-2-27 12:46
你好，请教一下：

     我正在编译一个文件，用vlogan编译没问题，但是用vcs编译就有问题，可能是啥原因 ...

vlogan只是编译。vcs是编译+elab。

估计是elab的时候错了。没有错误信息，很难看啦。

chentb1990

xurunze 发表于 2018-1-28 23:21
回复 2# yuanpin318

不需要，vcs可以直接编译v和sv。

shanweiling

yuanpin318 发表于 2018-1-29 10:20
一般3 step都是mix language, 指的是VHDL+Verilog.
Systemverilog 算是verilog的最新发展。好像vcs compil ...

最近遇到一种情况，设计中有.v和.sv，本来是可以用+sv的命令编译的，但是.v中用到了一个sv的关键字，导致用sv编译时语法报错。
这种情况下还是需要用到分步编译。

sjzyt

前仿只有在VHDL与verilog共同使用时才会使用vlogan vhdlan ，其他情况直接使用vcs即可，置于sv的担心，在编译选项中添加：  -sverilog即可