锁存器 latch timing borrow 的疑问

liyong_ic

最近在看到有锁存器的timing borrowing相关如下:

  "相对于2级的DFF设计，中间有很多的组合逻辑，所以最高的运行频率低于组合逻辑的delay，但是将DFF换为latch时，可以提高此时的运行频率，因为可以向后一级路径借点时间，这样功能也不会出错。"


相我就在icc中做了一个小实验，发现DFF换成latch后，反倒不利于timing 。难道是哪里我理解有问题。


Operating Conditions: WORST   Library: saed90nm_max_hth


  Startpoint: DFF10 (rising edge-triggered flip-flop clocked by clk)
  Endpoint: test_latch2
            (positive level-sensitive latch clocked by clk)
  Path Group: clk
  Path Type: max


  Point                                    Incr       Path
  -----------------------------------------------------------
  clock clk (rise edge)                    0.00       0.00
  clock network delay (ideal)              0.00       0.00
DFF10/CLK (SDFFARX1_HVT)                 0.00 #     0.00 r
  DFF10/Q (SDFFARX1_HVT)                   0.66       0.66 r
  eco_cell_35_0/Z (DELLN1X2_LVT)           0.80       1.46 r
  eco_cell_36_0/Z (DELLN1X2_LVT)           0.73       2.19 r
  eco_cell_37_0/Z (DELLN1X2_LVT)           0.73       2.92 r
  eco_cell_38_0/Z (DELLN1X2_LVT)           0.73       3.65 r
  eco_cell_39_0/Z (DELLN1X2_LVT)           0.73       4.38 r
  eco_cell_40_0/Z (DELLN1X2_LVT)           0.73       5.11 r
  eco_cell_41_0/Z (DELLN1X2_LVT)           0.73       5.84 r
  eco_cell_42_0/Z (DELLN1X2_LVT)           0.73       6.57 r
  test_latch2/D (LATCHX1_HVT)              0.33       6.90 r
  data arrival time                                   6.90


  clock clk (rise edge)                    0.00       0.00
  clock network delay (ideal)              0.00       0.00
  clock uncertainty                       -0.45      -0.45
  test_latch2/CLK (LATCHX1_HVT)            0.00      -0.45 r
  time borrowed from endpoint              4.47       4.02
  data required time                                  4.02
  -----------------------------------------------------------
  data required time                                  4.02
  data arrival time                                  -6.90
  -----------------------------------------------------------
  slack (VIOLATED)                                   -2.88


  Time Borrowing Information
  -----------------------------------------------
  clk pulse width                          4.50   
  library setup time                      -0.03   
  -----------------------------------------------
  max time borrow                          4.47   
  -----------------------------------------------
  actual time borrow                       4.47   
  clock uncertainty                       -0.45   
  -----------------------------------------------
  time given to startpoint                 4.02   
  -----------------------------------------------

AveryYoung

test latch的capture clock 貌似从0开始的？不是应该是从一个周期的长度后开始么？

liyong_ic

回复 2# AveryYoung


   对啊，我也有同样疑问

duanwuqqqqqq

一年半时间已经过去了。谈一下自己的看法吧。

楼主得出的现象原因分析：
因为前级DFF和后级的latch用的是同一个时钟，而latch是positive level-sensitive的，所以按照PT默认的setup check规则应该是检查距离posedge最近的positive level。从而造成了楼主的现象。


解决方法：
如果DFF与latch用同一个时钟而又想隔一个positive level来check的话不妨设置multicycle试一试。

wyb872061036

感谢楼主分享

摸摸肉肉

应该是没有设置Non-overlaping clock，用的一个CLK，所以PT在分析上升沿到上升沿的setup

daiheyang

请问.sdc文件怎么写的呀？