STIL pattern simulation issue(Veloce DFT pattern simulation accelerating)

hezelz08

版上的大师们，碰到个与pattern 仿真相关的问题请教下，问题描述如下:
1)设计带有OCC模块，pattern是用tessent atpg产生的at-speed test pattern(AC pattern)，pattern类型是Serial scan test(STIL格式)；
2)仿真平台是使用了mentor提供的Veloce DFT硬件加速；
3）仿真结果工具报出很多的mismatch点，经过debug，发现报mismatch点点时刻比我testproc中定义的measure_po时刻晚了10ns；下面图片展示了相关的pattern文件里面关于Timing部分的内容以及log和debug waveform的信息：

WaveformTable define

log file

simulation wavefor

shift/capture cycle

碰到这种情况是什么原因呢，不知道我分析的是否正确，如何解决？

hezelz08

补充点信息：1）测试设计的scan chain length为550；
2）testproc中定义的test_setup是一个cycle，shift一个cycle，load_unload为一个cycle 的constraint后接着是apply 550 shift，apply 1 shift；
3）上传到debug waveform中看到的时刻27820001ps，是过了556 test cycle然后加上下一个shift cycle的pulse上升edge时刻
4）556个test cycle组成为：1 initial + 1 test_setup + 550 shift + 1 capture cycle(capture windows为3个shift cycle) + 1 load_unload(下一个pattern，即pattern 1，前面的都属于pattern 0)

hezelz08

再补充一点：
1）同样的环境设置我产生parallel的pattern，用同样的环境跑simulation，可以全部pass；
2）我修改serial pattern里面的waveformtable，将measure_so时刻设为8ns，结果还是一样，mismatch时刻没变化，感觉问题应该跟pattern有关，具体原因还不清楚

哪位大师有碰到过类似的问题么？

fwyyafc_1984

谢谢楼主分享

hezelz08

原因定位到是pattern的问题，发现产生的STIL格式的Serial scan test pattern和Verilog格式的Serial scan test pattern少了一个shift cycle，即定义在load_unload proc中多加的apply 1 shift，可是为什么STIL的Serial pattern会少一拍shift呢？

hezelz08

换来STIL标准版本，出问题的STIL pattern是用-STIL2005 写出的，如果换成-Stil1999再写，写出的pattern就没问题了，查看文档解释:
-STIL2005: A switch that writes the patterns in STIL format that conforms to IEEE Std. 1450.0 and 1450.1.
-Stil1999: A switch that writes the patterns in STIL format that conforms to IEEE Std. 1450.0

区别在于IEEE Std. 1450.1是STI2005也支持的标准

玉婷yt

:D:D学习了，感谢分享

fatal404

学习了学习了。但是这个是资料区欸

fangwang85

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