Layout中ESD，SAB层次覆盖住I/O的驱动级MOS是否降低其驱动强度？

king0798 · 发表于 2018-2-7 15:00:19

顶下楼主先，有没有高手知道答案的

powerboy711 · 发表于 2018-2-7 22:19:32

我想是因为，MOS管整体做了SAB,那么相当于S,D,G都串入了一个电阻。

lynker · 发表于 2019-11-29 12:29:17

N管漏级注入SAB，那么就相当于注入SAB的区域称变成了rnplus_sab，根据方阻可以计算出这一区域的阻值。栅注入SAB和P管源漏注入SAB同理。

刘先资 · 发表于 2022-3-5 11:21:12

宴雨淋淅发表于 2017-12-28 17:55
回复 9# chenqiao1122

SALICIDE这一层一般用在高值电阻与ESD器件上，即多晶硅块区域没有覆盖在上面，添加了SAB层的器件的区域电阻值就会抬高，可以看成是一个薄的高值注入层，为增大单位面积POLY电阻阻值和ESD的耐压等特性作出了贡献，但是如果加在了驱动管子的上面会对管子的VTH有影响，因为加大了BODY电阻，仿真响应时间也会延长。

Yury_Sun · 发表于 2024-10-24 14:39:02

宴雨淋淅发表于 2017-12-28 17:55
回复 9# chenqiao1122

很好的帖子，不知楼主现在想明白没？

bohaiyujialing · 发表于 2025-5-15 20:50:57

添加SAB or RPO后post-sim无法仿真出管子本征参数的shift，是导致该问题的根因，敏感管子加SAB or RPO得谨慎。

Andyou · 发表于 2025-11-3 16:18:11

chenqiao1122 发表于 2017-12-28 16:16
做项目出现过这种，SAB/RPO加在poly上会增大NMOS的VTH，从而导致NMOS管驱动能力下降的结果。 ...

小白发表下看法，是不是因为sab 本身就是电阻，当mos导通后。可以粗略当成一个电阻，这个电阻因为sab的原因会变大一点，所以会降低它的驱动能力

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