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查看: 1613|回复: 2

[求助] 32.768KHz的时钟设计中tb怎么写啊?

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发表于 2017-7-4 22:32:28 | 显示全部楼层 |阅读模式

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如题,verilog设计中用到32.768Khz的时钟,经过分配可以得到1Hz的时钟,但是tb中怎么产生这样的时钟啊?求大神指教
 楼主| 发表于 2017-7-4 22:33:23 | 显示全部楼层
分频后,打错了
发表于 2017-7-8 23:45:10 | 显示全部楼层
感谢分享 tks
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