关于spectre-verilog仿真的问题

磐磬 · 发表于 2017-4-20 09:47:30

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小弟在学习spectre—verilog时，跟着教程做出来的仿真结果不符。具体表现在单独仿真图一的环形振荡器时输出的正常的方波信号，当接上计数器模块时就变成图二的结果了。跪求各位大大答疑解惑

磐磬 · 发表于 2017-4-20 09:48:45

追加一下，计数器用信号源直接驱动时钟是能够工作的

phoenixson · 发表于 2017-4-20 16:21:48

奇怪的问题，为什么不用verilog AMS仿真？

liyashu1992 · 发表于 2017-4-20 16:39:03

我之前遇见过类似的情况，但是忘记是做的spectre—verilog还是AMS仿真了。后来再ADE-Connect Rules-Rules Name中修改或者添加上ConnectLib，这个是数字仿真和模拟仿真的一个连接rule

磐磬 · 发表于 2017-4-20 19:40:31

回复 4# liyashu1992
感谢感谢

hzx85337856 · 发表于 2017-4-20 23:15:45

我记得你要定义他的VDD和VSS，spectre和verilog要一样，不然他不认

depend135 · 发表于 2017-5-8 06:09:35

这里是振荡器本身的起振有问题，应该不是模拟数字接口的问题，提高仿真精度，加些initial condition试试

leave22 · 发表于 2017-5-8 14:12:40

同觉得是起振条件不对。加个initial condition看看，实际振荡器也有起振电路。

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