设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 基于Verilog的ISE设计流程
返回列表 发新帖
查看: 1692|回复: 6

[资料] 基于Verilog的ISE设计流程

[复制链接]
princecity
发表于 2016-9-5 17:32:13 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
[attach]ISE设计流程[/attach]

ISE设计流程.pdf

4.9 MB, 下载次数: 35 , 下载积分: 资产 -3 信元, 下载支出 3 信元
回复

举报

ayamitek
发表于 2016-9-5 23:36:25 | 显示全部楼层
回复 1# princecity


    thanks for sharing
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

princecity
 楼主| 发表于 2016-9-6 16:41:34 | 显示全部楼层
回复 2# ayamitek


   U R welcome
回复 支持 反对

举报

wptclcl
发表于 2016-9-11 19:48:47 | 显示全部楼层
感谢分享资料
回复 支持 反对

举报

qingkou
发表于 2018-7-23 15:48:19 | 显示全部楼层
thanksgiving
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

硅农allen
发表于 2018-7-23 16:11:07 | 显示全部楼层
谢谢楼主
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

gacheng
发表于 2019-2-21 12:52:05 | 显示全部楼层
Thank you very much!!!
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-18 02:47 , Processed in 0.020642 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表