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发表于 2016-8-3 17:52:08 | 显示全部楼层 |阅读模式

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关于mos管栅极折叠问题。(因为公司电脑不允许截图上传,所以口述问题,请见谅。)
  假设有两个MOS管,管子A(W=1.26um)和管子B(W=1.26um),A与B是串联关系;
现在要把A与B折叠,最终变成四个管子(A1 A2 B1 B2),四个管子的W=0.63um。
  现在问题是这四个管子的连接关系是下面两种情况的哪一种?为什么?
1.A1与B1串联,A2 与B2串联,然后再将串联后的结果并联。
2.A1 与A2并联,B1与B2 并联,然后再将并联后的结果串联。
不知道我有没有把问题讲清楚,请知道答案的朋友不吝赐教。
发表于 2016-8-4 09:03:03 | 显示全部楼层
一般选择方式2,方式1中A1与A2,以及B1与B2的连接方式并不完全一致,严格意义上讲他们就不是同一支MOS,Width不能进行叠加。若使用方式1,将下面的lvs option设定为YES才会过。
LVS REDUCE SPLIT GATES NO//YES
 楼主| 发表于 2016-8-4 09:51:49 | 显示全部楼层
回复 2# Snowy2016


    谢谢解答,不过貌似有点偏差,数字版图用的是方式1,模拟版图用的是方式2,并且LVS REDUCE SPLIT GATES YES,因为控制calibre选择选用方式1还是方式2的是SPLIT GATE REDUCTION选项,这个选项默认的是选择方式1的(数字LAYOUT).
 楼主| 发表于 2016-8-4 09:53:39 | 显示全部楼层
问题已经解决,数字版图用的是方式1,模拟版图用的是方式2,控制calibre选择选用方式1还是方式2的是SPLIT GATE REDUCTION选项,这个选项默认的是选择方式1的(数字LAYOUT).
发表于 2016-8-5 15:17:18 | 显示全部楼层
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发表于 2024-8-27 17:32:11 | 显示全部楼层


请问有没有办法 设置Split Gate Reduction 选项为NO,数字版图也能过的方法,非常感谢
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