两个spef文件在同一个design中如何合并

userguide

现在我们有一个SoC设计，我们先把内核cpu做成一个IP，再把这个IP应用到这个SoC中。在时序分析阶段，后端会提供：A：CPU IP的1个网表+1个spef文件；同时后端还会提供 B：顶层的1个网表+个spef文件。 A和B各自内部独立的时序分析没有问题，但是在A和B的接口部分时序是不准确的，因此我们希望得到这样的结果： C：顶层的1个网表+CPU IP的1个网表+1个统一的spef文件 因此，我们需要将A的spef和B的spef这2个文件合并成1个C的spef，以便进行统一的时序分析或者仿真。 BTW：PT可以读入2个spef文件，但是我发现可能是层次或者其他原因，路径延时明显过大，可以判断是不正确的。 问题： 1、本例中层次化设计的多个spef文件（顶层1个spef+CPU IP 1个spef）合并成1个spef文件是否可行？目前正在查阅数据手册看是否有merge的命令，还没有结果。 2、是否有其他方法来解决这个问题？

杰克淡定

读两个SPEF才是常规合理做法吧。工具是不会骗人的，SPEF数据不会无故出错，你的问题应该不在于两个SPEF的接口信号延时问题，而在于CPU的SDC约束太松了。

整个SOC一起综合和PR时，CPU属于内部逻辑，CPU的顶层端口信号也属于内部信号走线，不需要额外做约束。CPU如果单独综合和PR，这个时候CPU的顶层信号属于对外端口信号，应该把它的约束加紧，比如input/output delay设置为周期的70%甚至更高，就是留给外部更多的裕量，这样在合并到SOC中一起时，时序才更加容易收敛。

userguide

是的。
1、因为时序紧张，所以CPU core内部用掉了外部的余量，变成内部70%多，外部不足30%；
2、PT工具可以读入多个spef文件，之前是命令没有搞清楚，现在该问题已经解决了。这样就可以吐出一个sdf文件用于后仿；
3、上面说的接口时序不准确是因为如果读入2个spef文件吐出2个sdf文件，就需要给这2个sdf文件设置相关的PVT条件，而设置后这个条件就不能变了，所以仿真的时候只能检查到一种情况，但是实际不期望有这个限制；

HADIST

回复 3# userguide


    sdf仅仅是完全记录你的design的delay信息；至于corner那是与你的spef文件对应的；

Andy126