请教Synposys DC中的时序约束问题

justfigo · 发表于 2015-11-29 11:31:26

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问题如下：
模块的输出都是D触发器的Q端，现在模块a->b->级连，
需要约束模块b的input和output 的delay
set $min_clk_to_q 0.9
set $max_clk_to_q 1.5
约束input_delay:
set_input_delay $max_clk_to_q
这个好理解，最恶劣的情况。
set_output_delay [expr 10-$min_clk_to_q]
10指的是时钟的周期
这个约束感觉有点奇怪，因为如果这样约束就要求所有的outport都要在0.9ns内完成数据的输出，
但0.9ns是最好的情况，对于大多数的DFF都是不能满足的，难道我的理解有问题？

justfigo · 发表于 2015-11-29 15:21:03

自己先顶起来

justfigo · 发表于 2015-11-30 16:27:50

再顶一个

chengroc · 发表于 2015-11-30 16:41:24

output delay设置那么大干嘛，根据实际情况确定；如果不确定，设置周期的40%左右就可以了吧

justfigo · 发表于 2015-11-30 17:36:42

回复 4# chengroc

这个是教程里面设置的：我感觉不太对啊

testi · 发表于 2015-11-30 19:27:31

谢谢楼主！

justfigo · 发表于 2015-11-30 23:03:18

回复 4# chengroc

你好，一般设置40%的根据是什么呢，我看教材上说的是可以有20%的余量，请问这个余量是怎么得来的？

song934 · 发表于 2016-4-16 15:38:41

多谢分享

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