为什么cell驱动能力大，cell delay反而越大

jiazhang

在lib中，比如 两输入的与门，对应同样的 input transition 和 output load，为什么驱动能力的与门的延迟反而更大呢
比如 AND2_1  AND2_2  一个驱动能力1 一个驱动能力是2 ，那么同样的 input transition 和 output load，同样的related pin，结果AND2_2的cell delay更大

看了下好多库  对于所有的buffer 都是驱动能力大的话 延迟小； 但是对于像 与门 这些cell就不一定了 反而驱动能力小 延迟小

豪杰大侠

cell的驱动能力越大，其本身的delay越大没有问题，它影响的是它所驱动的后级单元的延迟，对于后级单元来说前级cell的驱动能力越大cell的input transition越小，延迟就越小。我是这样理解的。

0417多音字

豪杰大侠 发表于 2021-8-9 11:36
cell的驱动能力越大，其本身的delay越大没有问题，它影响的是它所驱动的后级单元的延迟，对于后级单元来说 ...

那output load呢？

applus

是不是Cload太小了，对Cload的充电电流饱和了？因为对于一个cell后面加驱动级，对cell本身的负载也在增大，也就是cell到延时链的delay变大了，但是驱动级到clod的延时没怎么变