关于三态门的错误问题

lin38256572

麻烦大家看看一下 的程序，编译没有错误，但是波形图出现了冲突问题，郁闷死了。。。
library ieee;
use ieee.std_logic_1164.all;
entity vhdl1 is
generic(n: positive :=8);
port ( clk_out_data,oe_snr_data:in std_logic;
  snr_d:in std_logic_vector(n-1 downto 0);
  in_d:inout std_logic_vector(n-1 downto 0);
  out_dut std_logic_vector(n-1 downto 0));
end entity;
architecture rt1 of vhdl1 is
signal tamp0:std_logic_vector(n-1 downto 0);
begin
p0:process(clk_out_data)
begin
if rising_edge(clk_out_data) then
  tamp0<=in_d;
end if;
end process p0;
out_d<=tamp0;
p1:process(oe_snr_data,snr_d)
begin
if oe_snr_data='0' then
in_d<=snr_d;
else
in_d<="ZZZZZZZZ";
end if;
end process p1;
end rt1;

in_d 的波形出现了冲突现象，怎么改都不行。。。请问我的三态门设置是不是有问题呢？
谢谢各位拉

borjigin

当进入高阻态，
时间短时，虚保持上一状态
时间长了，波形一片乱

lin38256572

请问有没有什么比较好的解决方法呢？我的三态门是不是设置有问题？