ESD layer问题

dpiyssr · 发表于 2015-4-4 20:59:40

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新手在看以前别人做的ESD版图器件（电路设计上是普通器件）时看到了几个layer。 RPO和ESDIMP
RPO加上去之后在电路后仿能仿出高阻么？
ESDIMP 不知道什么作用？（增加该区域的浓度？）
ESD器件的识别层是什么？

如果想用加了这些layer的器件作电源地的电容会有什么影响？

菜鸟学习学习...

[img]file:///C:\Users\Chaobo.Zhou\AppData\Roaming\Tencent\Users\2231466587\QQ\WinTemp\RichOle\PQZHE3L$4C79[F%7UPCNSZF.png[/img]

icfbicfb · 发表于 2015-4-7 11:38:46

都是为了提高esd性能的，对电容的影响只能pdk仿真才能知道

不加rpo，esdimp的iopad，只能抗2Kv HBM
加了，可以抗4K hbm，

具体机制baidu吧

dpiyssr · 发表于 2015-4-8 15:51:26

回复 2# icfbicfb

了解，谢谢！

lyf821114 · 发表于 2015-4-8 15:57:14

小富人啊！！！！

chenjunic · 发表于 2022-3-7 17:20:13

好，值得学习，！！

level90 · 发表于 2022-3-8 13:15:43

RPO是电阻识别层吧 - -？盲猜ESDIMP是适用于ESD器件的注入

不谓侠 · 发表于 2022-3-9 14:22:31

一般在DIFF上加RPO 是增加该处的阻抗，目的是让所有esd同时开启。防止有人抢跑，差不多是这个意思。有些严谨的工艺会要求你加上这个R model

weerqwe864 · 发表于 2022-3-17 18:12:02

RPO加上去之后在电路后仿能仿出高阻么？
A: 看model有没有定义一层

ESDIMP 不知道什么作用？（增加该区域的浓度？）
A: 针对LDD 器件，LDD是浅掺杂，尖角电场比较集中，且离gate比较近，容易受gate末端电场影响，理论上LDD尖角耐ESD放电能力比较差，如果这种device用在I/O端，容易造成ESD损失，加ESDimplant提高Drain的击穿电压，可以在LDD尖角发生击穿之前先从Drain击穿导走从而保护drain和gate的击穿，只是其中一种ESD implant的加法

ESD器件的识别层是什么？
A:用来DRC/LVS等验证识别这是ESD

[求助] ESD layer问题

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