[求助] RTL信号名和systemverilog关键字冲突，导致irun 报Error

sunyzs · 发表于 2014-12-18 15:57:49

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现在simulation需要用到analog model，但是model中信号名称有bit，跟systemverilog 关键字冲突，导致irun报错，
不修改RTL，可以解决吗？ Irun是否有选项对某些模块只用verilog编译？

my2817 · 发表于 2014-12-18 20:45:53

用多步模式，文件分开编译嘛

vivikinghjf · 发表于 2014-12-20 08:38:35

ncvlog + ncelab+ ncsim搞定

[求助] [求助] RTL信号名和systemverilog关键字冲突，导致irun 报Error