layout PIN引脚后仿真图生成时丢失如何解决？

azeee · 发表于 2014-10-10 14:25:21

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本帖最后由 azeee 于 2014-10-10 15:35 编辑

DRC LVS过了以后，我在LABEL上直接用PINS FROM LABERS 把PIN加到了版图上，结果PEX后后仿真图中丢失除了VDD GND以外的所有输入输出引脚

（VDD 和GND是输入输出，其他该输入的输入该输出的输出）

这个问题出在哪，之前的LVS是0 WARMING 0错误的。。引脚走的是最上层金属，PIN和LABEL也就加在最上层

诚求教~~

azeee · 发表于 2014-10-10 16:51:30

自己顶~被困一个下午了

azeee · 发表于 2014-10-10 17:21:38

已解决

tuohong · 发表于 2014-10-10 17:43:15

咋回事？

azeee · 发表于 2014-10-10 18:27:56

回复 4# tuohong

PIN和LABEL名称用了大小写混的，结果生成后仿真版图以后引脚出不来。。后来改了一下就OK了。。不过还是不能联合仿真

[求助] layout PIN引脚后仿真图生成时丢失如何解决？

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