来看看FPGA时序约束有没有问题！！！！

最后的和弦 · 发表于 2013-12-12 21:41:19

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今天看别人的有个时序约束文件如下：TIMESPEC TS_CLK40M = PERIOD "CLK40M" 20 ns HIGH 50%
看了之后觉得有点问题：时钟是40M，那周期应该是25ns吧，怎么是20ns？？？这样会不会有问题？？
还是我理解不对啊？？求大神解释

pusher_yxg · 发表于 2013-12-13 07:14:33

可能为了留一点时序余量

最后的和弦 · 发表于 2013-12-13 20:32:23

可能为了留一点时序余量
pusher_yxg 发表于 2013-12-13 07:14

登录/注册后可看大图

那我如果改成25ns的话对系统有多大影响呢？

shiyinjita · 发表于 2013-12-13 21:05:52

回复 3# 最后的和弦

没有影响的

yuhenmang · 发表于 2013-12-13 21:16:05

没见过这样定义的

zhaichunhua168 · 发表于 2013-12-14 20:35:19

约束20ns跑40M肯定没问题

最后的和弦 · 发表于 2013-12-14 21:52:30

谢谢楼上几位。。。

eaglelsb · 发表于 2013-12-16 19:01:54

这时钟频率太低，现在的器件跑这个没问题，应无时序问题。

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