CPLD逻辑求助，高手请帮帮我！！！！

allenwang6392 · 发表于 2013-6-28 16:34:56

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如图所示：

yadog · 发表于 2013-7-1 14:12:45

这种问题，lz还是自己先看下语法基础书

自己写一个代码，把不明白的地方提出来，恐怕得到的帮助更大？

zhang2000 · 发表于 2013-7-1 21:14:48

你这种逻辑有滞后性，至少滞后 1/30k=33us

HADIST · 发表于 2013-7-1 21:58:23

2楼版主说的对。。再说了，你这个问题描述的不太清楚啊

教父 · 发表于 2013-7-23 15:34:14

CLK 与PWM 之间存在一个倍数关系，在PWM为高你可以用CLK上升沿和下降沿分别10的计数，用上升沿采样（当两个计数器都等于9的时候为1，否者为0）出去应该就可以了。后面还有点两个时钟之间的选择（避免毛刺的出现）逻辑可以自己去解决

gygyg · 发表于 2013-7-23 15:37:30

这个应该不会很难，呵呵

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