如何使用Cadence的NCsim进行时序仿真（后仿真）？

dennisi123 · 发表于 2014-8-18 12:53:23

回复 20# ringcoolh

谢谢！我是设计ASIC的，不过ASIC的输入是由FPGA给提供的。原本想设计成上升沿同时launch和capture的，但是仿真总是不对。现在没办法，改成了FPGA上升沿launch，ASIC下降沿capture。请问有没有办法能设计出上升沿同时launch和capture的？

ringcoolh · 发表于 2014-8-18 16:42:15

回复 21# dennisi123

明白你的意思了，ASIC做为接收端，你用下降沿Capture只要满足功能就可以这么做。还有一种方式是ASIC侧仍然上升沿采样，不过在FPGA侧做timing constraints，使得D与CLK下降沿对齐，这样虽然FPGA代码里D与CLK是同沿的，但是从FPGA输出来的D与CLK是移相180度的，这样ASIC侧用上升沿采样即可。所以ASIC这边怎么设计都可以，让FPGA开发人员去适应ASIC就行。

dennisi123 · 发表于 2014-8-18 16:46:40

回复 22# ringcoolh

恩恩，你说的很有道理。如果想要让FPGA这边上升沿输出，ASIC这边也是上升沿采样该怎么办呢?是给ASIC加timing constrains还是给FPGA加？小弟刚入门，属于大白，求教了！谢谢！

ringcoolh · 发表于 2014-8-18 16:50:59

回复 23# dennisi123

在FPGA里做约束

wlliamwang · 发表于 2015-1-17 23:52:04

学习了

mailtoanoopbabu · 发表于 2016-7-14 19:47:06

akjdaljdajflajalkjjlkjld

158068672 · 发表于 2016-10-25 20:19:42

回复 18# ringcoolh

你好，我正在使用irun进行后仿，以前都是用vcs比较多，对irun不是很熟悉。
我现在想把一些路径的timing check屏蔽掉，看你的意思是有一个叫-tfile的选项？能不能详细说明一下呢？

谢谢！

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