Verilog求助

ccchunyu2652 · 发表于 2013-2-25 16:15:50

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请教大侠们 VerilogHDL里的 if（~reset）条件和if（！reset）条件有啥区别啊？求详细解释。

eeares · 发表于 2013-2-25 17:00:05

~是按位取反，！是逻辑取反

chenfengrugao · 发表于 2013-2-26 10:16:52

回复 1# ccchunyu2652

没有差别。reset是1bit的信号，~（取反）还是！（逻辑非），都是判断 if(reset == 1‘b0) ，仿真和综合结果都一样。

ccchunyu2652 · 发表于 2013-2-26 11:32:01

回复 3# chenfengrugao

谢谢大侠

DZ小亮 · 发表于 2013-2-28 08:54:45

嗯，对对对对

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