FPGA/ASIC设定约束条件的使用

jasonnpu · 发表于 2004-4-22 14:41:18

虽然还不太懂，不过觉得分析的挺好

microww · 发表于 2004-6-15 18:08:10

是亚，我现在正在用synopsys综合一个电路，但是好像对那些具体的约束条件，如时间，面积还有功耗等等的约束条件，具体实现出来好像对于电路来说的优化好像体现不太出来，是不是在分析报告中可以体现出来这些约束是否达到要求。
应该加上约束条件对整体电路结构来说应该是有比较大的影响的啦。
呵呵，这只是我的一点浅浅的见解，说的不对，让各位见笑啦

FPGA/ASIC设定约束条件的使用

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