比较器的延时问题

qingweisan

我下面的这段设计有问题，在100MHz时不能工作，在25MHz时可以正常工作，很奇怪。
我估计是我的 24bit比较器 的延时大于了一个时钟周期10ns，所以才出错了。
请高手指教啊！

1. // sequence detector
   
2. module seqdet_m(
   
3. input clk, // 100MHz
   
4. input rst_n,
   
5. input [23:0]data,
   
6. output wire detected,
   
7. output wire[2:0]state
   
8. );
   
9. 
   
10. parameter StartFlag0 = 24'hE065ca,
    
11.           StartFlag1 = 24'h03afd7,
    
12.           StartFlag2 = 24'h1f4c92,
    
13.           StartFlag3 = 24'hd90a8b,
    
14.           StartFlag4 = 24'h668fac;
    
15. parameter S_START = 3'b000,
    
16.           S_A     = 3'b001,
    
17.           S_B     = 3'b010,
    
18.           S_C     = 3'b011,
    
19.           S_D     = 3'b100,
    
20.           S_E     = 3'b101;
    
21. 
    
22. reg[2:0] current_state,next_state;
    
23. 
    
24. always@(posedge clk)
    
25.     if(!rst_n) current_state <= S_START;
    
26.     else current_state <= next_state;
    
27. always@(current_state or data)
    
28.     case(current_state)
    
29.     S_START : next_state = (data[23:0] == StartFlag0)?S_A:S_START;
    
30.     S_A : next_state = (data[23:0] == StartFlag1)?S_B:S_START;
    
31.     S_B : next_state = (data[23:0] == StartFlag2)?S_C:S_START;
    
32.     S_C : next_state = (data[23:0] == StartFlag3)?S_D:S_START;
    
33.     S_D : next_state = (data[23:0] == StartFlag4)?S_E:S_START;
    
34.     default : next_state = S_START;
    
35.     endcase
    
36. 
    
37. assign detected = (current_state == S_E)?1:0;
    
38. assign state = current_state;
    
39. endmodule
    
40. 
    

复制代码

uindex

时序分析报告会给出延迟信息，可以看看是不是比较器花费的时间；
和约束也有一定关系，可以约束这个电路跑100M看看。

dreamylife

回复 1# qingweisan

没有啊，我用altera的EP2C20484C7跑你这代码，CTA跑到了380Mhz, critical path也才7个ns啊

qingweisan

回复 2# uindex


  Thanks a million ! 时序约束一下果然变好了。

qingweisan

回复 3# dreamylife


   嗯，谢谢！