请问怎么hack zero-delay的gate sim用的library?

nicholas08

谢谢。就是不加载SDF文件时候跑的zero-delay gate sim,这个时候用的library应该和加载SDF文件时哪里有不一样？
谢谢

nicholas08

回复 2# zhq415758192


    多谢，我现在用syn过后的netlist在做zero-delay的sim, timing violation应该对sim没有影响吧？

nicholas08

回复 4# zhq415758192


   我不要check timing,因为我知道timing不clean
   我现在用VCS在跑unit delay,加了+delay_mode_unit 为什么没有反应呢

nicholas08

回复 6# zhq415758192


    +notimingcheck这个option已经加了。

peppermint

加SDF去sim比较好，zero delay或unit delay对gated clock及generated clock都会误判。

nicholas08

回复 8# peppermint


    恩。目前还在等backend的人出这些东西。。。
    zero-delay和unit delay的gate-sim主要可以验证什么呢？synthesized netlist本身有没有问题？

peppermint

zero-delay和unit-delay是0.35um或更旧工艺的设计流程。用Static Timing Analysis (STA)去验证timing，再用有SDF的gate-level simulation去检查STA的constraints是否完备。

nicholas08

回复 10# peppermint


    多谢介绍。还有个问题，就是run gate sim的时候是不是一般都会用一个特别的library, 好像都有_neg这样的后缀，和一般的library不太一样。。是不是和什么negative timing check有关系？请问这是什么东东。。

peppermint

请参照http://www.edaboard.com/thread14879.html中kfy所说的。