除法器设计

scheung

怎样在ARM处理器流水线用verilog实现一个32*32硬件除法器，用普通方法不行啊，周期太长了,延时大。谁能帮解答下，非常感谢。。

dongdong214

楼主要求性能多少？精度，速率? 几拍出一个结果？不明白你说的ARM。。。

scheung

回复 2# dongdong214


    加一个比较器，根据数据来判断所需要的周期数，现在还没想太清楚。32除以32，只有整数商，没有余数。