input_delay和output_delay设定成clock周期的一半左右，是不是太过保守了？

chris_li · 发表于 2011-11-7 14:36:21

您需要登录才可以下载或查看，没有账号？注册

x

前端给的理由是：两个subblock连接如果各有半个周期的delay的话，加起来不超过一个周期， timing可确保。

请大侠给断断。

陈涛 · 发表于 2011-11-7 15:07:44

如果是前端说的那个理由，1/2周期不是太保守，而是不够，应该是2/3，每个block各1/3，之间的连接1/3

calvinleo258 · 发表于 2011-11-7 15:12:31

input_delay和output_delay 的设置和具体电路有关还是有经验值呢？
新手请各位大侠赐教

calvinleo258 · 发表于 2011-11-7 20:28:41

回复 2# 陈涛

input_delay和output_delay 的设置和具体电路有关还是有经验值呢？

新版主赐教

icfbicfb · 发表于 2011-11-7 21:20:49

70/30 原则啊，

外面70%，里面30% ，

多设点没关系的

dreamylife · 发表于 2011-11-8 22:39:36

我也觉得一半clock不足为过，我每次如果不知道外面的电路可以设置成0.8T，让DC在第一级DFF前面造成violation,这样能保证电路速度最优，然后再改回加上violation的，同时用incremental编译。

[求助] input_delay和output_delay设定成clock周期的一半左右，是不是太过保守了？