encounter

an835142 · 发表于 2011-8-15 15:31:53

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在P&R之後...加入filler...發現cell 之間
還是會有空隙在.....
請教各位前輩...這是什麼原因????
要如何處理?????

陈涛 · 发表于 2011-8-15 16:07:57

placement grid错了
多半有2种情况，1）filler之前，已经有off grid摆放的cell了。2）恶搞floorplan太多，把fp里面的grid搞错了

wsysm525 · 发表于 2011-8-15 16:49:03

做完nanoroute以后，timing analysis的时候，hold time的slack为负的了，这时候应该如何优化？

an835142 · 发表于 2011-8-19 11:19:06

如果是橫向的pitch有問題...
那該如何調整????

icfbicfb · 发表于 2011-8-19 15:58:02

pitch都是tf的问题，如果tf有问题，找fab吧，

timing问题用ｏｐｔＤｅｓｉｇｎ　－ｐｏｓｔＲｏｕｔｅ　即可

an835142 · 发表于 2011-8-19 17:26:38

如果不找fab 那有辦法自己修正嗎???
如何修正???

an835142 · 发表于 2011-8-19 17:29:21

回复 2# 陈涛

那想問一下....
如果std cell 與 whole chip 的grid 不同...
那該如何去調整

icfbicfb · 发表于 2011-8-19 21:17:27

一共有几种grid：

manufacturing grid : 就是最小格点，比如0.005um，所有layut shape必须在这个grid上，
否则就叫offgrid， offgrid一般是要修的，除非是能看出来没问题，

route grid：就是track， route wire一般走在track上，所以off route grid 不一定是offgrid ，
因为manufacturing grid很小的， shape理论上都是snap到这个grid上的，
但是不一定snap to route track，有时候有布线资源造成的原因

std cell place site : 这个基本上就是unitTile和core site ， pin一般出在m1/m2 route track 上，
便于出pin，

user grid : 用户自定义，没用过

有关grid看snap 的一些选项，我讲的是ICC里面的设置，

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