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此类时钟如何约束

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发表于 2006-10-30 16:40:38 | 显示全部楼层 |阅读模式

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CLK_A、CLK_B为两个全局输入时钟,CLK_C为输出时钟,D为选择输入PIN。当D=0时,CLK_C=CLK_A,当D=1时,CLK_C=CLK_B,即:assign CLK_C=(D=0) ? CLK_A : CLK_B。现在要求输出时钟CLK_C与CLK_A或者CLK_B的延迟要尽可能小,5ns以内最好。我在没有做任何时序约束的情况下,测得CLK_C与CLK_A/CLK_B的延迟有15ns左右,这是我不能接受的。尝试用PAD TO PAD的约束,但也不理想。我用的器件是xilinx xc3s4000,该如何约束才能达到我的要求?
发表于 2006-10-30 17:08:48 | 显示全部楼层

弄清楚约束的对象

你没有弄清楚约束的对象,不管是Sequential Logic还是Comb Logic,都不是时钟,而是随时钟工作的Logic而已。

你希望的是一个很好的Clock Distribution Tree,你应当用GCK或DCM之类的FPGA built-in的module来做,而不是靠约束。
 楼主| 发表于 2006-10-31 10:14:56 | 显示全部楼层

一语惊醒梦中人

一语惊醒梦中人,我怎么就没去好好看一下datasheet呢?谢了!
发表于 2007-1-13 13:41:21 | 显示全部楼层


原帖由 Glenguo 于 2006-10-30 16:40 发表
CLK_A、CLK_B为两个全局输入时钟,CLK_C为输出时钟,D为选择输入PIN。当D=0时,CLK_C=CLK_A,当D=1时,CLK_C=CLK_B,即:assign CLK_C=(D=0) ? CLK_A : CLK_B。现在要求输出时钟CLK_C与CLK_A或者CLK_B的延迟要尽 ...


使用bufgmux,这个是xilinx fpga里的一种时钟处理资源。 解决lz所说的问题会比较合适
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