射頻積體電路之靜電放電防護設計 -- 阻抗隔絕技術

john_li

本篇論文利用阻抗隔絕技術來設計射頻積體電路之靜電放電防護電路。利用電感電容槽(LC-tank)共振在所選定之工作頻率，靜電放電防護元件在低雜訊放大器(low noise amplifier, LNA)的射頻輸入點所造成的阻抗(主要為寄生電容)可以被阻隔。因此，射頻低雜訊放大器可以成功地與本論文所提出的阻抗隔絕技術共同設計，以達成同時擁有優異射頻性能與高靜電放電耐受度的目標。本論文量測應用阻抗隔絕技術的靜電放電防護電路之功率增益(power gain, S21)與雜訊指數(noise figure, NF)，並與傳統使用雙二極體的靜電放電防護架構進行比較。應用此阻抗隔絕技術進行靜電放電防護設計之低雜訊放大器已實作於0.25微米金氧半製程。此阻抗隔絕技術可有效地改善5.2-GHz低雜訊放大器之人體放電模式(human-body-model, HBM)靜電放電耐受度，使其達到五千伏特，並使機械放電模式(machine-model, MM)提升至三百伏特。此阻抗隔絕技術在更高的射頻工作頻段中，將具有更佳的靜電放電防護效用。
一、前言
連接到輸入輸出銲墊(pad)的靜電放電防護電路所造成的寄生效應，通常會造成射頻電路的功率增益衰減，並增加其雜訊指數，在GHz頻段中，靜電放電防護電路造成的衝擊更嚴重。適用於射頻電路的靜電放電防護電路必須符合以下幾點需求：低寄生電容、固定的輸入電容、不受基底耦合雜訊(substrate coupling noise)影響，並擁有高靜電放電耐受度[1]，[2]。傳統的輸入靜電放電箝制元件使用閘極接地NMOS(gate-ground NMOS, GGNMOS)，此元件通常以大尺寸實現，並使用較大的汲極接觸至複晶矽閘極(drain contact to poly gate)距離以提供足夠的靜電放電耐受度[3]，[4]。為了進一步改善NMOS的靜電放電耐受度，閘極耦合(gate-coupled)[5]，[6]與基底觸發(substrate-triggered)[7]-[

supin

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yhlw007

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aoe_liuc

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ly1984

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