请教一个设计综合的最高频率与输入时钟频率的问题

forestimber

谢谢指点！
再请教一下，设计中用到DCM倍频后供给其中一个模块时钟信号，而其他模块的时钟频率与输入时钟频 ...
qlengyu 发表于 2010-6-10 09:00

                               
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我的理解是同样有问题
Fin -> DCM -> 2Fin ->模块A
Fin -> 模块others

Fin < F综合后 < 2Fin，明显模块A或者DCM输出会有violation啊

xiaoyu608

综合时需要时钟频率需要留有余量么 10%？