运放的增益非线性很大，如何调整？

daiwei4287 · 发表于 2010-3-19 11:40:33

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请高人指点：
我在TSMC0.25工艺的3.3V工艺，但是设vdda=3V，采用折叠式共源共栅结构，输入输出都是1.5v，pmos输入对上方pmos偏执管子作为电流源，偏执电压和主电路最上端pmos偏执电压相接，主电路的过驱动电压依次是0.3，0.3，0.25，0.28（由上至下），并且留足了电压余度（约250mv），作为电流源以及主电路最上方和下方的管子L=1u，其它L=0.6u。
结果输入50uV，f=1K的交流信号时，输出曲线Vtop-Vcom_out比Vcom_out-Vdown大40mV，这是什么原因啊？

daiwei4287 · 发表于 2010-3-19 11:43:40

并且输出共栅级的pmos及nmos的电压余度都在700mv左右，输出摆幅在250mv左右

fansonzou · 发表于 2010-3-20 13:21:39

学习中

lwjbh · 发表于 2010-3-21 13:10:44

最好把电路图贴上来看看

SJWPRC · 发表于 2010-3-21 18:10:40

闭环使用

lynker · 发表于 2010-3-22 09:28:26

看你输出点向上的等效阻抗和向下的等效阻抗是不是接近
看输出摆幅是不是在1.5V上下对称
还有就是楼上说的要闭环使用

fanbuliao · 发表于 2010-3-22 10:05:49

ddddddddddddddddddddddddddddddddddddddd

forever6269 · 发表于 2010-3-22 11:20:46

感谢楼主的分享了！

daiwei4287 · 发表于 2010-3-22 13:28:20

本帖最后由 daiwei4287 于 2010-3-22 13:29 编辑

看你输出点向上的等效阻抗和向下的等效阻抗是不是接近
看输出摆幅是不是在1.5V上下对称
还有就是楼上说的要闭环使用
lynker 发表于 2010-3-22 09:28

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从小信号角度讲与向上和向下的等效阻抗是否接近没有关系吧？
因为输出阻抗为二者并联的结果啊
我的输入输出共模电压均为1.5v
且输出端上下方两个共栅极管子（pmos，nmos）的电压余度及过驱动电压均约为0.7v，0.25v

s421490542 · 发表于 2015-3-1 16:36:58

最好把电路截图发上来这样更清晰。

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