请教大家一个问题

neptune1983 · 发表于 2010-2-9 09:47:00

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我最近遇到一个问题，我的数据位宽为16位，管脚绑定在FPGA的两侧，
现在时序有一些问题，如果我将这个模块分开写（按两侧的位宽），会不会在时序上有一些好处

心海的一滴泪 · 发表于 2010-2-9 12:40:40

没看懂，不好意思

chenghaibo · 发表于 2010-2-9 18:33:39

我也看不懂。。。

amormio124 · 发表于 2010-2-9 22:07:57

我也没看懂。
你的意思是把16bit的数据bus拆开在FPGA两边，各8bit？

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