请教一个关于晶振和PLL jitter的问题！

lamguangyuan

PLL的jitter 首先分为:
1)short term 2） long term
jitter我们主要关心输入jitter，VCO引入jitter
在PLL环路内，对于输入jitter是低通的，所以，高于LBWPLL带宽部分将被衰减，而VCO是高通关系
所以，高于带宽部分无衰减！
同时，我们还需要认识到，PLL在不同的应用中，对不同jitter 有要求，譬如short term ：包括period 与C2C。而所谓long term 是period 在时域的积累！不同场合可能要求不同的spec 。在知道输入period jitter ，输出period jitter的前提下，我们可以大概估计出VCO设计指标，VCO输出period jitter 至少不大于PLL输出period jitter 。同时，要求PLL的close loop 传输函数保证对输入的衰减，也就是PLL环路的设计。这些都没考虑PFD/CP/电源noise等，所以，只能粗略估算。因为，pll还得考虑locking time ！稳定性！工作频率范围！对于VCO,想增加phase noise ，主要就是增加功耗，其次就是简化ring 环路。LC耗面积，而且L工艺非常不好tune ！

jerious11

我有个问题请教一下：
      我现在需要用xilinx spartan6器件锁相环，输入晶振频率没有限制，但是经过PLL倍频后需要125MHz频率输出，且jitter≤50ps，比如输入50M 70M 80MHz都行，我的问题是ISE配置向导中我怎么设置才能在最后的输出125MHz对应的jitter在255ps左右，即有高手能够教我配置向导具体设置方法，十分感谢各位！

imon4545

受教了~

seaseen

回复 16# lwjee


    很想请教一下，你提及的几个ps到几十个ps是哪种jitter？total jitter or rms jitter？

lwjee

回复 25# seaseen


   RMS Jitter

teruyu

好帖子，学习了。 刚刚和同事论证了，为什么要用PLL，而不是Xtal。

摩卡咖啡

   

lwjee 发表于 2015-5-6 18:44
回复 25# seaseen

大佬，那我对一个时钟的输出频率求1/Freq_min-1/Freq_max求的是周期抖动吗？

如果PLL的带宽是1Mhz，我有个的osc输出有个vdd_lv电压下的Noise Filter，vdd_lv波动导致Noise filter 产生上边说的1/Freq_min-1/Freq_max有1ps/mVpp的波动，也就是假设电源波动50mVpp，带来50ps的jitter，那这个传给pll，是按照什么比例传给PLL呢，类似按照pll phase Noise传递函数吗