关于verilog的移位运算符

wangde03 · 发表于 2009-10-25 14:53:08

学习了

hanshan1122 · 发表于 2009-10-26 11:15:47

这个是因为一开始没有定义要移位的数是二进制还是十进制，所以被当做十进制的整数来运算了，而十进制的整数在verilog中被缺省认为是32位的

wdgui522 · 发表于 2009-12-4 22:46:17

默认就是32位的

tiantianxch · 发表于 2009-12-5 14:08:06

定义时没有指定位宽才会出现这种情况

yns001 · 发表于 2010-8-28 17:11:21

二楼正解哪

AmoiBB · 发表于 2010-8-30 09:06:45

12楼讲解得很清楚

ineedpower · 发表于 2010-8-30 10:02:42

谢谢，学到了不少

hp1126 · 发表于 2010-8-30 16:16:02

默认是这样

国王大人Eleven · 发表于 2015-11-22 13:29:22

受教了，这两天就在看这个

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