求助：FPGA的差分输入

ilyqfe2008 · 发表于 2009-5-4 16:09:39

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电路板上定义的时钟是差分输入的，但是在程序里面都变成了单边信号。怎么回事啊？

liulanghan · 发表于 2009-5-6 15:40:44

差分只是电气特性，是硬件指标；程序知识逻辑特性，是软件指标。。。。。。
是单端还是差分并不影响逻辑代码。。。。。。

emerlai · 发表于 2009-5-6 20:51:11

You can use single end by ground the negative end.
OR FPGA IO convert differential pair to single signal inside the FPGA.

sunlei44332211 · 发表于 2009-5-8 09:11:21

FPGA有专用的差分输入引脚,如LATTICE的FPGA.

stanelor · 发表于 2009-5-8 15:32:26

差分对到FPGA内部就是一个信号啊

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