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请教:关于N分频模块综合的问题?

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发表于 2009-4-20 21:43:38 | 显示全部楼层 |阅读模式

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我的设计中存在一个分频模块,分频的倍数是由一个算法产生的,即要实现3-128分频。当我在做时钟约束的时候应该如何处理这个分频时钟?
我现在的处理方法是:主时钟create_clock,分频时钟create_generated_clock -divided_by 3 -name clk_div [get_clock clk] [get_ports Top/clk_div/clk_div],即分频数为最小的分频数。然后set_false_path -from clk -to clk_div。
但optimize_registers发现后面使用clk_div时钟的CELL都没有clock driving。大概提示是:Warning:No clock net driving clock pin of cell ...
请教各位大哥,如何才能设置好这个分频时钟??
 楼主| 发表于 2009-4-21 09:18:22 | 显示全部楼层
自己顶一下,期待高手出现~
发表于 2010-7-5 14:37:58 | 显示全部楼层
optimize_registers这个操作有可能会改变你registers的positions和names!不知道是不是!
发表于 2010-7-5 18:45:54 | 显示全部楼层
这个应该放在讨论版 1# keppel7000
发表于 2010-7-21 12:25:22 | 显示全部楼层
没有人回答啊?我也想知道答案
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