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查看: 2558|回复: 4

请帮看看时序仿真的时候出现的问题~~~谢谢~~~

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发表于 2009-1-20 09:24:44 | 显示全部楼层 |阅读模式

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代码如下:
module test(clk,rst_n,din0,din1,dout);
  input clk;
  input rst_n;
  input[7:0] din0,din1;
  
  output [8:0] dout;
  
  reg [8:0] dout;
  
  always @(posedge clk or negedge rst_n)
     if(!rst_n)
         dout<=0;
   else
         dout<=din0+din1;
endmodule

功能仿真的时候一切都正常,但是在进行时序仿真的时候,却出现了结果延迟的现象。就是不论我把时钟频率设置多大,结果都会在110ns左右才会出来,出来的结果也是在110ns附近输入的数据的结果,而与前面的输入输入数据无关。
图如附件所示,不知道怎么,论坛不好直接从本地预览贴图么?
是不是要进行区域约束和时序约束?可是我仿真的时候时钟用25MHz都不行,还是一样的症状~~~~

给大家造成麻烦,不好意思了~~~~

[ 本帖最后由 ineedpower 于 2009-1-20 09:29 编辑 ]

时序仿真图

时序仿真图
 楼主| 发表于 2009-1-20 09:38:27 | 显示全部楼层
还有啊 图中哪个输出的第一个结果30 是下面20+10得到的

但是怎么可能下个时钟上升沿还没有过来,结果就出来了呢?
发表于 2009-1-20 12:00:02 | 显示全部楼层
发表于 2011-11-1 23:14:27 | 显示全部楼层
回复 2# ineedpower

你好LZ,我也出现这个问题 ,请问你是怎么解决的,下面是我的时序仿真结果
    Image00000.bmp
发表于 2011-11-2 00:23:50 | 显示全部楼层
试一下再和你谈论
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