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代码如下:
module test(clk,rst_n,din0,din1,dout);
input clk;
input rst_n;
input[7:0] din0,din1;
output [8:0] dout;
reg [8:0] dout;
always @(posedge clk or negedge rst_n)
if(!rst_n)
dout<=0;
else
dout<=din0+din1;
endmodule
功能仿真的时候一切都正常,但是在进行时序仿真的时候,却出现了结果延迟的现象。就是不论我把时钟频率设置多大,结果都会在110ns左右才会出来,出来的结果也是在110ns附近输入的数据的结果,而与前面的输入输入数据无关。
图如附件所示,不知道怎么,论坛不好直接从本地预览贴图么?
是不是要进行区域约束和时序约束?可是我仿真的时候时钟用25MHz都不行,还是一样的症状~~~~
给大家造成麻烦,不好意思了~~~~
[ 本帖最后由 ineedpower 于 2009-1-20 09:29 编辑 ] |
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时序仿真图
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