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zhaoshida · 发表于 2008-5-22 19:54:10

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dc综合的网表有assign语句，这么把它去除啊
dc提示：Information: Please make sure that you have run the 'change_names' command on your design before saving files to disk. (UCN-2)
Warning: Verilog 'assign' or 'tran' statements are written out. (VO-4)
这是怎么回事啊

robberxiong · 发表于 2008-5-22 23:20:48

这是因为design里面含有feedthrough path或有悬空的端口等造成的。
加个变量就好了，如果还不行，修改你的name rule规定。

zhaoshida · 发表于 2008-5-23 00:32:52

我设了
set_fix_multiple_port_nets -feedthroughs -outputs -buffer_constants
还是有assign
请问name rule 怎么改啊
谢谢了

chenzhao.ee · 发表于 2008-5-24 14:57:12

change_names -rule verilog -h
但是MS这个assign没啥影响吧.

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