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[求助] import verilog文件可以直接生成cell吗?

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发表于 2012-2-17 16:38:32 | 显示全部楼层
回复 2# carolin


    请讲解一下具体步骤
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发表于 2012-2-18 11:58:44 | 显示全部楼层
回复 4# carolin


    按照你的指引,ok,非常感谢!另外,我用的是ic5141 usr6,还有2个问题

1)仿真生成netlist的时候有一个warning,文件ncvlog.log的内容是:
ncvlog: *W,DLNOHV: Unable to find an 'hdl.var' file to load in.
TOOL: ncvlog 05.50-E115: Started on Feb 17, 2012 at 19:45:29 HKT
ncvlog
    -use5x
    -ESCAPEDNAME
    -work __nclib
    -view module
    -logfile ncvlog.log
    -cdslib /tmp/ihdl_cdsliba2837_2837
    -messages
    -nostdout
    -nocopyright
    /home/lgy/a/verilog.v
file: /home/lgy/a/verilog.v
module __nclib.NAND:module
  errors: 0, warnings: 0
Total errors/warnings found outside modules and primitives:
  errors: 0, warnings: 1
TOOL: ncvlog 05.50-E115: Exiting on Feb 17, 2012 at 19:45:29 HKT  (total: 00:00:00)

文件verilogIn.log的内容是:
@(#)$CDS: ihdl.exe version 5.1.0 10/28/2008 10:23 (cicln03) $  Fri Feb 17 19:45:29 2012
VerilogIn: *W,26: Library (sample) not initialised in the database.
Checked in symbol NAND
Checked in functional view NAND. Complex Continuous Assignment found
End of Logfile.


2)仿真最后出错提示找不到verilog.vmx,看来需要安装LDV5.1,如果我安装IUS9.1是否可以?
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