verilog 语法一问

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原帖由 fenzaiqi 于 2007-9-18 16:05 发表
问题的本质在于Verilog语言对位宽变换的处理.
assign exp_in_pl1 = exp_in  + 1;
这其中exp_in_pl1是9bit位宽, exp_in是8bit位宽, 1是32bit位宽(为什么呢?).
那么exp_in  + 1运算的结果就是32bit位宽, 然后把 ...

难道会存在一个 中间变量 老记录 exp_in  + 1运算的结果（32bit位宽）吗 ？
至于1是32bit位宽是因为现在的计算机一般以32位为多，故默认就是 32bit位宽