verilog import 产生schematic

carolin

大家有没有将verilog code导入Cadence的经历啊，能不能直接产生schematic的？具体到晶体管的那种，能的话要步骤是什么样的，跪求高手出山解答、、、

carolin

回复 2# umts2000


    最基本的logic gate，像inv，or，and、、、这些基本的cell可以import生成schematic吗？

carolin

回复 4# umts2000


    谢谢你。你说的标准库具体是指什么呢？是具体的工艺库，像包含nmos，pmos，resistor的那种吗？这些只是做analog design时用的东西啊，对于digital的design来说，标准库就是包含像inv，and，or的这些gate的库吧，我现在就是想将描述这些gate的verilog import 到cadence，想生成schematic，像模拟设计，具体到晶体管级。