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[求助] layout 提取参数问题

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lizhaohong520@

发表于 2011-9-30 17:10:36 | 显示全部楼层 |阅读模式

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大家好，我用calibre做LVS，layout提取sp文件的时候我的衬底cell产生了一个RO这个电阻，应该是一个寄生电阻，我该怎么屏蔽这个寄生电路呢，不让它提取出来，在LVS rules里面加入LVS BOX的话，我这个衬底cell还是会有一个pin口，而我的source是没有这个pin口的！
有什么办法把这个pin口取消或者让它与GND相连··我layout中是没有这个pin的！！是提取的时候出现了一个电阻！

layout, Rules, Source, 电阻

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