systemVerilog 如何导入，ams 混仿

kalahara · 发表于 2024-5-24 15:59:17

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如果把systemVerilg写的rtl用virtuoso里import/Verilog的话，会出现编译问题。

主要报二维数组的问题。
哪位大佬有方法导入systemVerilg写的rtl跟模拟部分一起ams 混仿？
还是这种方式从根源上就不支持？
希望有个解决方法，谢谢！

kalahara · 发表于 2024-5-25 07:43:31

等大神指教

kalahara · 发表于 2024-5-26 19:05:37

帮忙看看，谢谢

kalahara · 发表于 2024-5-26 19:06:54

有没有人帮忙看看，谢谢

kalahara · 发表于 2024-6-21 11:22:56

摩卡咖啡发表于 2024-6-21 10:03
大神来了（不是）https://bbs.eetop.cn/thread-939023-1-1.html
参考这个，一个点就是把Verilog改成systemV ...

谢谢，还没试，不过看着应该可以。

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