用formality验证失败,怎样debug！！！

yohuang

20 FF matched这里是指ref和Imp设计中有20个FF对应上了(mapped)，不是equivalent，一般来说综合出来的设计，没有插入DFT相关的东西是不会产生mismatch的，大都是你的setup有问题。不要随随便便去改dc_top.v, 有时候是因为register retiming还有phase inversion使得FF输入端是反向的，同时输出端也是反向的，这个在设计角度本身不是问题，所以你要可以设置允许register retiming,　其他的很多date_reg是不是有可能clk出问题了？怎么一个bus都出错了。楼上说的三态门也是一个考虑因素，你检查一下。另外，你看看你的matching Results summary table,看看是不是有unmatched　points.　你最好把ＤＣ综合的DC shell还有Formality shell给我们看一下，当然dc_top.v你要是方便的话也可以给我们看一下。